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目前分類:Verilog (6)
- Feb 11 Fri 2022 11:34
Blocking & Non Blocking
- Feb 05 Fri 2021 13:22
【FPGA】 QMTECH Intel Altera Cyclone IV EP4CE15F23C8N
20210205更新
1.台灣販賣
微控制器科技】Intel Altera Cyclone IV EP4CE15 FPGA 開發板 /核心板 (去年才賣五百多 現在卻漲到一千塊@@)
- Dec 19 Sat 2020 16:51
【FPGA】Verilog闖關資料
https://hdlbits.01xz.net/wiki/Zero
- Feb 24 Mon 2020 15:21
【Verilog】button high and low code
module led_test ( input clk, // 系統 50 Mhz 時鐘 input key, // 按鈕 1 output [3:0] led // 板子上有 4 顆 LED,宣告為輸出 ); reg [3:0] count; reg [31:0] timer; always@(posedge clk) begin if(key == 1'b0) // 按下,就累加一 timer <= timer + 24'd1; else // 放開 timer <= 31'd0; // 當累加到 0.01 秒,LED 計數器才加一 if(timer == 31'd500_000) // 50_000_000 = 1秒,500_000 = 0.01 秒 count <= count + 4'b0001; end assign led = ~ count; // 將 count 綁定到 LED 輸出,並且是相反 (NOT) 輸出 endmodule
- Oct 07 Mon 2019 04:00
【Verilog】 錯誤訊息大集合
- Nov 08 Thu 2018 08:53
Verilog for迴圈範例
Verilog for迴圈範例1
reg[31:0]matrix[8:0]; always@(posedge clk)begin if(reset) for(idx=0; idx <9; idx = idx +1)begin matrix[idx] <= 0; end end